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データシートサーチシステム |
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SM320VC5421PGE20EP データシート(PDF) 7 Page - Texas Instruments |
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SM320VC5421PGE20EP データシート(HTML) 7 Page - Texas Instruments |
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7 / 95 page  Tables v July 2003 SGUS047 List of Tables Table Page 2−1 Pin Assignments for the 144-Pin Low-Profile Quad Flatpack 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2−2 Signal Descriptions 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−1 XIO/ROMEN Modes 16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−2 Bootloader Operating Modes 17 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−3 XIO/HPI Modes 18 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−4 Software Wait-State Register (SWWSR) Bit Fields 19 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−5 Software Wait-State Control Register (SWCR) Bit Fields 20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−6 BSCR Register Bit Functions for Each DSP Subsystem 21 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−7 Sample Rate Generator Clock Source Selection 26 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−8 Receive Channel Enable Registers for Partitions A to H 27 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−9 Transmit Channel Enable Registers for Partitions A to H 28 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−10 DMA Synchronization Events 33 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−11 DMA Channel Interrupt Selection 33 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−12 DMA Global Reload Register Selection 34 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−13 Chip Subsystem ID Register Bit Functions 35 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−14 General-Purpose I/O Control Register Bit Functions 36 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−15 Clock Mode Register (CLKMD) Bit Functions 37 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−16 Multiplier Related to PLLNDIV, PLLDIV, and PLLMUL 38 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−17 VCO Truth Table 38 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−18 VCO Lockup Time 38 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−19 Processor Memory-Mapped Registers for Each DSP Subsystem 39 . . . . . . . . . . . . . . . . . . . . . . . . . . 3−20 Peripheral Memory-Mapped Registers for Each DSP Subsystem 40 . . . . . . . . . . . . . . . . . . . . . . . . . . 3−21 McBSP Control Registers and Subaddresses 41 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−22 DMA Subbank Addressed Registers 42 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−23 5421 Interrupt Locations and Priorities for Each DSP Subsystem 44 . . . . . . . . . . . . . . . . . . . . . . . . . . . 3−24 Bit Functions for IMR and IFR Registers for Each DSP Subsystem 45 . . . . . . . . . . . . . . . . . . . . . . . . 5−1 Recommended Operating Conditions 48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−2 Electrical Characteristics 49 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−3 Thermal Resistance Characteristics 50 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−4 Divide-By-2 and Divide-by-4 Clock Options Timing Requirements 51 . . . . . . . . . . . . . . . . . . . . . . . . . . 5−5 Divide-By-2 and Divide-by-4 Clock Options Switching Characteristics 51 . . . . . . . . . . . . . . . . . . . . . . . 5−6 Multiply-By-N Clock Option Timing Requirements 52 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−7 Multiply-By-N Clock Option Switching Characteristics 52 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−8 Memory Read Timing Requirements 53 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−9 Memory Read Switching Characteristics 53 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−10 Memory Write Switching Characteristics 55 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−11 Ready Timing Requirements for Externally Generated Wait States 56 . . . . . . . . . . . . . . . . . . . . . . . . . 5−12 Parallel I/O Port Read Timing Requirements 58 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−13 Parallel I/O Port Read Switching Characteristics 58 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−14 Parallel I/O Port Write Switching Characteristics 59 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−15 Externally Generated Wait States Timing Requirements 60 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5−16 Reset, BIO, Interrupt, and MP/MC Timing Requirements 62 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . |
同様の部品番号 - SM320VC5421PGE20EP |
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同様の説明 - SM320VC5421PGE20EP |
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