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74VHC112 データシート(PDF) 2 Page - Fairchild Semiconductor |
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74VHC112 データシート(HTML) 2 Page - Fairchild Semiconductor |
2 / 9 page ©1995 Fairchild Semiconductor Corporation www.fairchildsemi.com 74VHC112 Rev. 1.2 2 Connection Diagram Pin Description Truth Table H (h) = HIGH Voltage Level L (l) = LOW Voltage Level X = Immaterial = HIGH-to-LOW Clock Transition Q0 (Q0) = Before HIGH-to-LOW Transition of Clock Lower case letters indicate the state of the referenced input or output one setup time prior to the HIGH-to-LOW clock transition. Logic Diagram (One Half Shown) Pin Names Description J1, J2, K1, K2 Data Inputs CLK1, CLK2 Clock Pulse Inputs (Active Falling Edge) CLR1, CLR2 Direct Clear Inputs (Active LOW) PR1, PR2 Direct Preset Inputs (Active LOW) Q1, Q2, Q1, Q2 Outputs Inputs Outputs PR CLR CP JK Q Q LH X X X H L HL X X X L H LL X X X H H HH h h Q0 Q0 HH l h L H HH h l H L HH l l Q0 Q0 |
同様の部品番号 - 74VHC112 |
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同様の説明 - 74VHC112 |
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